芯片大势，分久必合、合久必分

2023-08-14 半导体行业观察

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三国演义第一回就开宗明义地说明：「话说天下大势，分久必合，合久必分。」这句话用来形容芯片也是非常的贴切。

芯片早期是单一的功能芯片，演进到多功能的多晶粒封装(multi-chip module；MCM)，到**单芯片(system on a chip；SoC)、**级封装(system in a package；SiP)，以至于到最近俗称的小芯片(chiplet)。这些分分合合一路走来，与半导体制程及封装测试技术，乃至于**端的应用都有着密不可分的关系。

最早期的**应用，都是将各式不同功能的IC，以印刷电路板的方式整合在一起。但随这**端所需*作的频率愈来愈高，以及缩小尺寸的要求，将几颗核心的IC整合在同一个封装内，以缩短彼此间的传输距离，成为一个趋势，多颗晶粒的封装技术(MCM)应运而生。此外SiP、异构整合，乃至于3DIC，都是更为先进的封装方式，技术上包括了芯片的堆叠。总之若芯片设计或晶圆制程上，无法满足**端的需求，就会寻求在封装上提供解决的方案。所以芯片设计、晶圆制作以及封测是三足鼎立，而彼此间随着时间及技术演进互有消长。

裸晶良品(known good die；KGD)在多晶片的封装上是个很大的挑战，通常一颗芯片都得经过封装后，才能做完整的测试再出货。但是在多颗裸晶共同封装在一个模块上，若无法确定每一个裸晶都是良品的话，势必会造成良率上的重大损失。为了确保每颗裸晶都是良品，业者大力开发了晶圆上的测试技术(chip probe)，这包括了复杂的探针卡(probe card)，以及测试设备，而这些产品也形成了整体产业链的重要环节。

随着晶圆制程技术愈来愈成熟与进步，晶圆厂已经可以在同一套制程中，提供不同工作电压或崩溃电压的电晶体。同时扮演重要角色的嵌入式记忆体，如快闪记忆体(Flash)、EEPROM、OTM(one time memory)，也都能逐一实现在同一片晶圆中。至此结合了逻辑运算、模拟电路、记忆体，甚至于高压电源管理，**单芯片的架构终于整合且可具体实现。

苹果的M1芯片可以说是目前**单芯片的极致，整合了Arm架构的CPU、GPU、AI神经网路的加速引擎，以及连结这些单元的fabric汇流排介面。比起x86的架构，M1芯片具备了高效能、低功耗及高集成度的优势，M1 Max一颗晶片内含了570亿个电晶体，是目前个人电脑芯片的翘楚。

**单芯片的另一个极致就是NVIDIA的GPU，NVIDIA最新一代的Hopper GPU，内涵800亿个电晶体，1.5万个核心，使用台积4纳米的制程，而每一颗晶片的长宽边长将近3公分。这颗巨无霸的芯片，直接挑战的就是晶圆厂的良率，以及后续的封装测试，而每一片12吋晶圆能有效使用的面积也会受到影响。假设**上对于高效能运算(HPC)芯片的需求持续增加，在单一芯片的面积无法再增加的情况下，就得开始做适度的切割，这也是小芯片被提出的原因。

值得一提的是，NVIDIA GPU的命名一直使用著名科学家的姓氏，如之前的安培、伏特、巴斯卡等。此次的Hopper是美国著名的女性电脑专家，官拜海军少将，而她的名字Grace也被命名为NVIDIA第一颗即将商品化的CPU。

小芯片的提出，除了舒缓芯片面积持续增加的挑战外，另外也可将单晶片内不同功能的区块加以分割，以不同的制程条件来实现。比如说芯片的核心以5纳米来实现，而其I/O或主管控制汇流部分，就可以用较成熟的制程来实现，以进一步优化成本。因此在多个小芯片间的传输通讯协议就很重要，这也是小芯片联盟所提出的介面标准UCIe(Universal chiplet interconnect express)。事实上这就是异构整合的具体实现，换言之也就是SoC的进阶版system on integrated chips(SoIC)。

在这一股芯片分合的大势下，有家新创的芯片设计公司却反其道而行，将整个12吋晶圆制作成单一高速运算的芯片，芯片的边长超过20公分，内含了1.2兆个电晶体。其所持的理由是，未来晶片在传输一个位元所损失的能量，会大于去运算一个位元所需的能量，而这种设计并可以增加*作的频率。此种做法是否会引领风潮，且拭目以待。

十多年前喧腾一时，但却胎死腹中的18吋晶圆计划，最近又被有心人士提出，以应付愈来愈庞大的单一芯片。看来半导体的研发人员，一直在挑战问题以及提出解决问题的方案，也就不断地在分分合合的道路上迈步向前。

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